摘要：针对水下目标的主被动定位功能需求和具体的技术指标要求，结合数字信号处理器(DSP)和现场可编程门阵列(FPGA)的各自差模电感优势，设计了基于DSP及FPGA的数字信号处理模块，以此处理模块为硬件平台，编程实现了相应的时延估计应用程序，并进行了实验验证，实验结果表明此信号处理系统时延估计精度高，满足了目标定位的要求。
关键词：数字信号处理器(DSP)；现场可编程门阵列(FPGA)；时延估计；目标定位
随着水下武器和水下航行器等水下目标的快速发展，对其进行定位和跟踪从而检验其性能的试验具有非常重要的意义，这也是水下目标试验场的重要工作内容。水下试验场的定位系统根据被测目标是否加装合作声信标，可以分为主动和被动两种方式。主动定位方式需要在水下目标上加装声信标，定位系统整个试验系统的同步时序控制下，通过接收及处理水下目标声信标发射的已知脉冲信号来实现目标的定位及跟踪；被动方式则仅通过接绕行电感器收及处理水下目标运动产生的辐射噪声，实现水下目标的定位及跟踪。对于水下目标定位系统的信号处理模块而言，两种定位方式的差异在于因系统的接收信号频率及信号体制不同而导致的系统硬件规模和处理性能不同。
1 系统的硬件设计
对于主动定位系统．水下目标的合作声信标发射的信号频率可达100kHz，因此为了满足工程应用所需的测量精度，信号处理模块的采样频率应不小于500 kHz。但是由于主动定位系统是在统一的同步时序下工作的，因此每个处理模块只要获得接收信号相对同步信号的时延即可，也就是说，每个处理模块只需进行一路接收信号与不同发射信号的时延估计。
而对于被动定位系统，目标辐射噪声的频率范围主要位于100 Hz～2kHz，因此信号处理模块的采样频率不小于10 kHz就可以满足要求。但是由于被动定位系统没有统一的同步时序，因此只能通过估计不同接收信号的相对时延来进行目标的方位估计，也就是说，每个处理模块所需进行处理的接收信号不小于2个通道。
深入分析主／被动定位方法的信号体制及相应的处理方法可知，主动定位系统所需的信号处理模块的硬件规模和性能要求较高，因此信号处理模块的硬件设计以主动定位系统的性能指标为主、兼顾被动定位系统的指标要求。
1．1 模块的硬件功能及组成
本文设计的数字信号处理模块的主要技术指标包括：
1)输入模拟信号：通道数为3路，信号幅度为-10～10 V，频率为100Hz～30kHz；
2)通讯接口：RS422口及RS232接口各1个，自定义的通用IO口16位；
3)输出模拟信号：通道数为2路，信号幅度为-10～10 V电感器厂家；
4)LCD显示屏：彩色触摸屏；
5)运算能力：实时进行水下目标定位。
根据水下定位系统的功能需求和上述的指标要求，采用基于DSP+FPGA的硬件架构进行数字信号处理模块的设计，如图1所示。其中FPGA实现系统的时序控制、各种接口转换、数字信号预处理(如FIR滤波、FFT运算)，而DSP实现系统的副本相关或互相关、包络检波等信号处理任务；这样既充分利用了FPGA的高度并行性和实时性，又充分使用了DSP的信号处理能力，使系统结构灵活、通用性强、运算能力强度，具有较好的工程应用参考价值。
1．2 硬件系统的主要器件选型
1．2．1 信号处理器
数字信号处理(Digital Signal Processing，DSP)的主要任务是完成水下目标的方位估计。因此选择DSP时首先考虑它的运算能力，在满足运算速度要求的前提下，要求DSP的功耗小、外围电路设计简单，软件开发容易。目前可供选择的DSP很多，包括TI公司的C2000系列、C5000系列、C6000系列，AD公司的BlackFin系列、SHARC系列、TigerSHARC系列等等，每款DSP都有其不同的特点。
针对本文设计的定位系统，综合考虑各因素，选用TI公司的TMS320VC5509A作为系统的DSP。TMS320VC5509A是一款16位定点DSP，其片内的128 Kx16 bit SRAM空间可满足算法的存储空间需求；内核200MHz的时钟频率可满足系统的实时性要求；4个外部存储器片选信号便于通过FPGA，实现DSP与其他在板外设的数据交流和通信；5个外部中断输入可满足外部设备对DSP的突发请求。
1．2．2 FPGA
现场可编程门阵列(Field Programmable Gate Array，FPGA)的功能是实现系统的时序控制，并完成外部设备与DSP的接口转换，同时为了提高系统的实时性，实现定位系统的数字信号预处理，因此本文的FPGA选择主要考虑FPGA的片内存储器容量、乘法器数量、宏单元数量、性价比及开发的方便性等。目前可供选用的FPGA很多，根据定位系统的具体需求和研发人员的开发经验，选用Altera公司的EP2C35F484作为系统电感器市场的FPGA，用于实现其相应的功能。EP2C35F484内部具有33216个逻辑单元(LEs)，能够满足系统的各种时序控制；483 840 bits的RAM容量可以为DSP提供足够大的输入输出缓存，配合35个的乘法器，可以方便地实现数字信号预处理；4个PLL可以很方大功率电感贴片电感器便地为系统产生不同的时钟信号或时序；322个用户I／O引脚数配合丰富的Les便于实现各种输入输出接口转换。
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