编者按：sRIO一直以来都是用于嵌入式器件中的低延迟、高可靠性互连。今天，这些器件继续进化，出现了第二代和第三代交换器和端点器件。目前的器件可提供超过所需sRIO规范子集的改进一包括可选sRIO扩展规范以及专有功能集。本刊将于七、八、九月连载三篇系列技术文章，深入讨论sRIO技术。其中，第一篇文章将详细分析标准sRIO功能在基带中的应用，为下一步继续讨论如何利用预处理能力改善交换器和数据通道作铺垫。第二篇文章将进一步讨论第二代和第三代器件如何提供更多的专有特性，以进一步增强3G+基带的性能和功能。第三篇文章将主要探讨如何改进第二代和第三代sRIO器件，以提高3G+基带处理能力的方法。

今天，串行RapidIO(sRIO)已经成为所有设计人员理想的嵌入式互连选择。推动其广泛采用的最大动力是无线电信基础设施，尤其是基带。该事实的证据来自全球各大OEM厂商，他们已在量产基于sRIO规范1.2和1.3版本的系统设计。

sRIO凭借元器件中的低延迟、高可靠性互连。现在，这些器件继续进化，出现了第二代和第三代交换器和端点器件。目前已被广泛应用，可提供超过所需sRIO规范子集的功能--包括可选sRIO扩展规范以及专有功能集。本文是讨论sRIO标准系列文章的第一篇，此文将详细分析标准sRIO功能在基带中的应用，为下一步继续讨论如何利用预处理能力改善交换器和数据通道作铺垫。

sRIO概述

sRIO使基于交换器的对等网络标准化(见图1)。事实上，交换器本身的基本要求和功能根据规范都是标准的。基于sRIO的交换器可实现最佳的延迟和吞吐量，以及灵活的网络拓扑结构。这些交换器可以按照先进电信计算架构(ATCA)或微型电信计算架构(microTCA)等标准提供灵活的模块化背板支持。

该sRIO标准通过采用多点传送事件控制符，实现所有器件的同步，特别是差模电感器端点。主机产生控制符，而交换器需要通过交换器本身，以最低的延迟将这些控制符转发到其输出端口上的目的地。这种能力在基带帧同步过程中保持所有元件的同步非常有用。 所有基于sRIO的器件均可最低限度地提供接收器控制的流量控制。这保证了器件能够以硬件物理层的输入端口解决流量拥塞问题，而不会丢失数据包。而且每次处理都用一个处理ID来跟踪，对送出包的响应也用该处理ID标注。这样，背压和处理完成都是在物理层处理的，可将拥塞状态下的响应时间缩至最短，包的发送也可得到保证。

规范中的另一个标准是门铃包。这些包在sRIO系统中扮演端点中断的角色。在基带中，数字信号处理(DSP)使用这些中断来表示一个完整的IQ数据块已经收到，处理也将开始。主处理器可使用门铃来通知某个给定的系统事件。

基带中的应用

与ATCA标准相比，sRIO标准既可以实现模块化而且还有助于硬件的可扩展性。利用该灵活性的优势，原始设备制造商(OEM)电感器是什么能够节省成本，并支持多种无线标准。已经出现的理想架构是集合到单个交换主板上的四个或更多数字信号处理器的多个基带卡(见图2)。

多家供应商现已开始提供具有sRIO互连的旗舰DSP产品。这些DSP利用多个高性能的直接存储器(Direct Memory Access，DMA)存取引擎，将数据从内部存储器传输到sRIO端口，能最大限度扩大端口吞吐量。而且大多数器件都分配了多个器件ID，这有助于它们成为"单点传送ID"的唯一目标，或者在多个DSP配置了相同一体成型电感器"多点传送ID"的情况下，成为多点传送的接收者之一。此外，一些DSP可提供能够接收任何目标ID包的混杂模式。这种灵活性对于支持特定DSP的控制流量和上行数据非常重要，该数据往往是多点传送到多样性DSP的。这种混杂模式在要求有复杂数据通道的系统中也非常有用，因为它能缓和路由限制。 除了DSP阵列之外，FPGA通常还可提供基带协处理功能贴片电感，以实现高度平行的信号处理。一般说来，FPGA作为单个sRIO端口的旁视器件，偶尔与含有两个sRIO端口的数据通道一起使用。由于实现多sRIO端口和交换结构的成本较高，FPGA一般不用于交换。 大功率电感厂家 |大电流电感工厂