摘 要： 针对传统直接数字频率合成（DDS）算法存在的幅度量化误差、相位截断误差问题，提出了一种混合利用信号对称性+Sunderland构造对数据ROM进行压缩的方法，用来增大数据ROM的存储量，同时采用改进型相位抖动注入法抑制相位截断误差。硬件电路部分设计了幅频校正电路，对信号进行校正，保证了信号幅度的稳定输出。测试结果表明，信号发生器可以输出高速、稳定、低衰减、低杂散的任意波形，输出信号频率范围为1 MHz~30 MHz，幅度峰峰值为40 mV~6.7 V。

关键词： 直接数字频率合成；任意信号发生器；杂散分析；延时抖动法；LC校正电路

0 引言

近年来，随着数字电视、通信雷达、航空航天等领域技术的快速发展，对信号发生器的要求也越来越高，在一些特殊场合，传统的信号发生器已经难以满足设计的需求[1]。直接数字频率合成（DDS）技术自问世以来，由于其具有相对带宽大、低成本、高分辨率和快速转换时间等优点[2]电感器的参数，得到了越来越多的重视和应用。但DDS技术输出杂散多而且抑制不强成为限制其发展应用的关键所在。传统的DDS设计中，杂散抑制仅仅通过低通滤波器，可以在一定程度上滤除部分杂散，但在某些高频信号中无法满足要求。文献[3]提出了利用信号对称性进行波形数据ROM压缩，虽然在根本上抑制了相位截断误差和幅度量化误差，但由于只能压缩到原有的1/4，效果不是非常明显。文献[4]提出了相位扰动技术来抑制相位截断误差，但是只对边带杂散有抑制，对底边的杂散抑制不明显。本文针对幅度量化误差和相位截断误差，应用基于对称性+Sunderland构造对数据ROM进行压缩，可以将其压缩为原来的1/12。同时设计了延时抖动法和LC校正电路对相位截断误差和幅度量化误差进行了有效的抑制。

1 DDS基本原理及杂散分析

1.1 DDS基本原理

直接数字频率合成器（DDS）基本原理如图1所示。

DDS一般由基准时钟源、相位累加器贴片电感器生产厂家、相位调制器、波形存储器、幅度调制器、D/A转换器和低通滤波器LPF组成[5]。整个系统在相同时钟clk控制下，在每个时钟周期，频率控制字M与N位相位累加器进行1次累加运算。相位累加器输出的相位作为地址送到数据ROM表，寻址存在ROM的波形幅度量化值数据，然后输出，完成相位数据到幅度的变化，再经过低通滤波器处理后得到理想的波形。

1.2 DDS杂散分析

由于芯片资源的限制，导致数据ROM无法做到足够大，因此对幅度值进行了近似的存储，幅度量化误差就是由省略部分产生的。同时，因为要求产生的波形与幅度量化误差具有相同的周期，所以幅度量化误差不会引人其他的杂散。

由此可见，如果数据ROM多存储一位，信噪比就改善约6.02 dB。

也是因为数据ROM容量大小的限制，一般B取32位或48位，由相位累加器的高H位来寻址，这就导致舍去了L=B-H位，从而造成相位截断误差。

设信号S(n)为：

对l(t)进行傅里叶级数展开得：

综上所述，如果数据ROM舍位加一位，相位截断误差引起的杂散就会增加约6.02 dB。

由以上幅度量化误差和相位截断误差来源来看，对数据ROM的压缩可以增大数据容量一体成型电感 ，从而有效地对杂散进行抑制。本文又分别设计了延时抖动法来对相位截断误差进行抑制，在外围硬件部分设计幅频校正电路对幅度进行了校正。

2 杂散抑制处理

2.1 基于对称性的Sunderland数据ROM压缩法

2.2 延时叠加抖动法

实际DDS实现中相对于幅度量化误差相位截断误差影响更大，相位截断误差主要是由于误差序列的周期性造成的，相位抖动法就是依靠打破这种周期性及与信号的相关性，使其从离散谱变成连续谱，从而达到抑制杂散的作用。同时针对主频谱线的边带噪声，设计了延时叠加法，提高了信号的信噪比，从而达到抑制杂散的作用。延时叠加抖动法结构如图2所示。 大功率电感厂家 |大电流电感工厂